[더구루=홍성일 기자] 세계 1위 반도체 파운드리 기업 'TSMC'가 '5.5배 레티클(reticle)' 크기 '칩 온 웨이퍼 온 서브스트레이트(CoWoS)' 패키징 양산을 본격화했다. TSMC는 해당 공정이 100%에 가까운 높은 수율을 안정적으로 유지하고 있다고 소개했다. TSMC는 수년 내 실리콘 웨이퍼 한 판을 통째로 패키징하는 '웨이퍼 스케일' 기술을 상용화한다는 방침이다.

14일 대만 연합신문망(UDN)에 따르면 허쥔 TSMC 첨단 패키징 기술·서비스 부문 부사장은 최근 열린 '2026 오픈 컴퓨트 프로젝트 아시아·태평양 서밋(Open Compute Project APAC Summit, 이하 OCP 서밋)'에서 "5.5배 레티클 크기 CoWoS 패키징이 양산 단계에 들어섰다"며 "여러 제품에서 98% 이상의 수율을 안정적으로 유지하고 있으며, 일부 제품은 99%에 달한다"고 밝혔다.

이번 OCP 서밋은 데이터센터 하드웨어 산업의 오픈소스 운동을 이끄는 비영리 단체 '오픈 컴퓨트 프로젝트(Open Compute Project)'재단이 아시아·태평양(APAC) 지역 커뮤니티를 대상으로 진행한 연례 기술 콘퍼런스다. 올해 행사는 지난 11일부터(현지시간) 12일까지 타이베이 난강전람관에서 개최됐다.

TSMC에서 첨단 패키징 사업을 총괄하는 허 부사장은 "최근 대만에서는 CoWoS라는 용어가 대중화됐다"며 "대외적으로 자기소개를 할 때도 'CoWoS 담당자'라고 소개할 정도"라고 현지 분위기를 전하기도 했다.

허 부사장이 소개한 5.5배 레티클 크기 CoWoS는 고사양 인공지능(AI)칩의 필요성이 커지면서 주목받은 기술이다. 그동안 TSMC는 3.3배 레티클 크기의 CoWoS 패키징을 주력으로 공급해 왔다.

반도체는 실리콘 웨이퍼 위에 강한 빛을 쪼여 미세한 회로를 그리는 '노광(Lithography) 공정'을 통해 제작된다. 레티클은 회로 패턴이 그려진 틀로, 포토마스크라고도 불린다. 레티클을 고정하고 빛을 조사하면, 새겨진 설계 패턴대로 웨이퍼 위에 회로가 그려지게된다.

이에 레티클의 크기는 노광 장비가 한 번에 찍어낼 수 있는 최대 면적을 결정짓는다. 그리고 이 범위는 1배 레티클 크기를 넘지 못한다. 이를 5.5배로 키웠다는 것은 레티클 자체를 크게 만들었다는 뜻이 아니라, 최대 레티클 면적의 5.5배에 달하는 대형 실리콘 인터포저(기판) 위에 여러 칩을 집적해 하나의 거대한 단일 칩처럼 기능하도록 패키징한다는 의미다. 이 기술을 통해 다수의 첨단 그래픽처리장치(GPU)와 고대역폭 메모리(HBM)를 고밀도로 결합할 수 있다.

TSMC는 2029년까지 레티클 크기를 14배 수준까지 확대할 계획이다. 14배 레티클 크기의 면적은 1만2000㎟이며, 현재 반도체 생산에 주로 사용되는 300인치 웨이퍼의 면적은 약 7만㎟다.

끝으로 허 부사장은 양산 능력 확대에 대해서도 설명했다. 허 부사장은 "아직 고객 수요를 완벽히 충족하지는 못하고 있지만, 격차가 매우 줄어든 상태"라며 "이 과정에서 가장 불만이 있을 사람은 내 아내다. 집에와서도 거의 내내 일만 하기 때문"이라고 말했다.